育才学习网1. fpga工程师简历如何写
你做过哪些项目，主要关心的是在项目中做了什么，达到了什么效果。
比如我以前收到的简历就有写做过ASIC的，但是一看时间只有3个月，根本不可能做完，再问问做的内容，主要是做测试，这样写是不行的。 3、另外还有效果，每一个设计应该是功能和性能的结合。
最后要描述你实现了哪些功能和效率有多高。这样人家起码会认为你是个严谨的工程师，无论ASIC还是FPGA，最后的性能报告都是很重要的。
比如E1的接口设计，很多人都会做，但是你能实现得比别人效率高、或者面积小，就能说明你的能力。这也是面试时公司会去了解的重点，这样连后面的面试你也会占优势。
4、一个公司的招聘流程（真正招人的，不是为了人才储备的）一般不会搞海选，HR把认为基本符合要求的简历给要人的组长，他看好了才会通知面试，而这些人都是资深工程师，你的项目他一看就知道有没有水分，一般有水分的都难以面试，因为组长需要的工程师是能干活少吹牛的，写明白你在以前的项目中做了什么有很多好处，没人指望刚毕业的就什么都会，只要组长觉得有潜质就有希望。所以把你做的写清楚，组长才能看出你是否有潜质。
5、简历里另一个误区是经验，每个公司都需要有经验的工程师，但是每个老板都知道，真正有经验的工程师报价不会低，老板可是要在能完成任务的前提下尽量解决开支的。所 以一个组常常是一个巨有经验的，带两个很有经验的，几个有点经验的，加上几个刚入门的。
所以不要夸大自己的经验，放低姿态，重点表现你的潜力，反而有利。组长不太喜欢要很有经验的，因为会打破小组的平衡；更不喜欢巨有经验的，会踢了自己的饭碗；所以有点经验的是首选，刚入门也不错，因为比较好调教。
所以刚毕业的学生只要在简历中让人觉得有点经验就够了。 6、简历要重点突出。
简历先给HR看，他们多半不懂技术，只是根据招人指标看是否符合，所以一定要把你符合招聘要求中的部分写成一个模块，比较靠前，HR一看见这部分就ok了，后面根本不看。第二个看的人多半是你将来的上司，所以要把他关心的部分单独写几个模块，要详细：你从哪毕业（学的什么就可以简略）、做过些什么、做得怎么样、会什么、程度如何、还有哪些辅助本领（技术上的），最后看的人是你的大老板，他就看看你的资历（好评价你的成本），有的企业文化好的地方会看看课外的爱好什么的（都不是主要的）。
所以要写得模块分明，字得间隔要大，标题要明显，让每个人看到他想看的，尽量少费话。没话说宁可少说，起码给人一个简洁的映象。
要知道FPGA或者说硬件工程师大部分都是有些急脾气的，未必耐烦看完很长的简历。
2. FPGA怎么学
FPGA论坛里有专门的帖子 fpgaw.com
夏宇闻老师谈FPGA学习整理
1. 必须清楚自己究竟适合不适合做工程师，看看自己的性格特点，是不是特别安静，又耐得住寂寞，因为FPGA工程师是一个很辛苦的工作，要不断地通过学习研究提升自己的设计水平，而且工程师需要经常性的熬夜加班敲写代码，如果没有一种耐得住寂寞的性格，FPGA工程师最好你不要去做.他不像作销售那样，动动嘴皮子就可以挣到大钱，FPGA工程师在初级阶段薪水也不会很高，但当你有了一定的工程经验和项目经验的时候，你的薪水自然就很很高了。所以做FPGA工程师首要的一点，必须有一颗耐得住寂寞的心。
2. 如果你认为你是一个可以安静下来的人，那接下来就是要和机器打交道了。你必须就像热爱打游戏一样热爱verilog，每个想学FPGA的人你可以看看，把自己关在一个屋子里，除了吃饭睡觉外连续3天的时间就和verilog为伍，看看大家有没有这个定力，如果你没有这个定力，那么你耐不住寂寞，那好你赶快去找你喜欢做的职业，如果你还行，那就开始艰苦的学习。
3. 建立操作环境，你必须想方设法安装了要用到的ModelSim,ISE,QuartusII等操作软件，最好去网上下载，一次不行就两次，直到安装完成，因为越是你不容易安装上去，你就越珍惜，你就越可以很负责任的学习。接下来就对照相关的教程熟悉各种软件，做各种小实验。
4. 接下来，可以找着verilog书自己看看，只要在校的大学生都可以看得懂，然后很认真地作后面的各种练习。一开始简单一点，当你可以独立的把I2C,CPU写出来的时候，那个时候就可以挣点小钱了，当然接下来还需要更多的提升和发展。
5. 对于我的书里的一些错误，很多读者来信反映，是因为我的电子稿是word，而出版用的是方正的飞腾，转换的时候会遇到一些问题。如果大家有什么小的项目，跟着学一学，还是会慢慢的成长起来。
总之，FPGA工程师，是一个看起来是高薪，又非常艰苦的职业，如果你的性格适合做这一行，那就付出艰苦努力吧。（整理自北京至芯FPGA培训中心开学典礼）
3. 如何学习FPGA
现在很多FPGA工程师，没找到合适，我觉得很多人从开始的时候就误入歧途了，对新手学习FPGA设计我也说一点看法吧。我认为要从基础开始做，基础牢，才有成为高手的可能。
我觉得FPGA学习有以下几步必须要走：
第一步：学习了解FPGA结构，FPGA到底是什么东西，芯片里面有什么，不要开始就拿个开发板照着别人的东西去编程。很多开发板的程序写的很烂，我也做过一段时间的开发板设计，我觉得很大程度上，开发板在误人子弟。不过原厂提供的正品开发板，代码很优秀的，可以借鉴。只有了解了FPGA内部的结构才能明白为什么写Verilog和写C整体思路是不一样的。
第三步：开始学习代码了。我建议要学代码的人都去Altera或Xilinx的网站上下原厂工程师的代码学习。不要一开始就走入误区。
做FPGA主要是要有电路的思想，作为初学者，往往对器件可能不是熟悉，那么应该对于数字电路的知识很熟悉吧，FPGA中是由触发器和查找表以及互联线等基本结构组成的，其实在我们在代码里面能够看到的就是与非门以及触发器，不要把verilog和c语言等同起来，根本就是不同的东西，没有什么可比性，在写一句程序的时候应该想到出来的是一个什么样的电路，计数器选择器 三态门等等，理解时序，逻辑是一拍一拍的东西，在设计初期想的不是很清楚的时候可以画画时序图，这样思路会更加的清晰，还有就是仿真很重要，不要写完程序就去往FPGA中去加载，首先要仿真，尤其是对比较大型一点的程序，想像自己是在做asic，是没有二次机会的，所以一定要把仿真做好，还有很多新手对于语言的学习不知道选vhdl好还是verilog好，个人偏好verilog，当然不是说vhdl不好，反正写出来的都是电路，那当然就不要在语言的语法上面花太多的功夫了，verilog 言简意赅assign always case if else 掌握这些几乎可以写出90%的电路了，上面是我对FPGA学习的一些愚见，希望对大家有所帮助。
4. 高手指点：怎么学FPGA
一个字，“做”。
首先你要知道，对FPGA编程，实际写的是硬件电路，所以数电要有点基础。你一个语句下去，你脑子里要有实际的电路出来。
组合逻辑算是比较简单的，时序逻辑的话，你写一写接口程序（比如用FPGA控制串口，USB口，你要根据通信协议的时序来写程序）就熟练了。如果你这些都熟了，尝试一下软硬结合的方法。
如果是ALTERA的可以玩玩NIOS II，把你写的接口程序挂到NIOS 的CPU上，用软件进行控制。至于VHDL还是Verilog，我建议初学者用VHDL。
不过看你的习惯了。
5. fpga是什么意思
FPGA(Field-Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
以硬件描述语言（Verilog或VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flip-flop）或者其他更加完整的记忆块。
只有具有一定的逻辑电路（数字电路）的基础，VHDL语言并不难学。
6. 如何写好Verilog代码
1、有Verilog好的语法基础和代码习惯，如注释、格式对称、能全拼不简写等等；
2、有好的数字电路基础，对于所写代码预计综合出来的电路有了解，从电路到描述或者从描述到电路多加斟酌；
3、对将要实施的器件平台有所了解，速度等级、资源总量和优缺点等等，在写代码时有针对的添加约束条件，让时序更好，资源合理利用等等。
一个好的FPGA开发工程师，都是要从电路硬件出发，通过不断练习、斟酌、反思，写出最熟悉的代码风格，注重仿真和实测，总结经验。
7. 在fpga上怎么写一个20个led灯闪烁的程序
module ceshi2(clk,rst,led)； //记得改变模块名，跟你的工程名相同
input rst,clk;
output [20:0]led;
//////////////////////基于verilog编写
reg[20:0]led;
reg[25:0]i;
always@(posedge clk or negedge rst)//50m的时钟，20ns的周期，要制造0.5s间隔
begin
if(!rst)
ielse if(i==25'd24999999) //0.5s间隔变换，记数25000000个周期
ielse
iend
always@(posedge clk or negedge rst) //控制灯的闪烁
begin
if(!rst)
ledelse if(i==25'd24999999)
ledelse
ledend
endmodule
