育才学习网1. 请问：VHDL中二分频是怎么实现的
1。
模N计数器的实现 一般设计中用到计数器时，我们可以调用lpm库中的计数器模块，也可以采用VHDL语言自己设计一个模N计数器。本设计采用VHDL语言设计一个最大模值为16的计数器。
输入端口为：使能信号en，复位信号clr和时钟信号clk；输出端口为：qa、qb、qc、qd。 其VHDL语言描述略。
2。带使能控制的异或门的实现 输入端为：xor_en：异或使能，a和b：异或输入；输出端为：c：异或输出。
当xor_en为高电平时，c输出a和b的异或值。当xor_en为低电平时，c输出信号b。
其VHDL语言略。 3。
2分频（触发器）的实现 输入端为：时钟信号clk，输入信号d；输出端为：q：输出信号a,q1：输出信号a反。其VHDL语言略。
4。分频器的实现 本设计采用层次化的设计方法，首先设计实现分频器电路中各组成电路元件，然后通过元件例化的方法，调用各元件，实现整个分频器。
其VHDL语言略。
2. 求一个简单的上升沿触发的二分频CPLD程序.用vhdl语言写,谢谢
library ieee;
use ieee.std_logic_1164.all;
entity div2 is
port (clk:in std_logic;
q:out std_logic);
end div2;
architecture behave of div2 is
signal q_n :std_logic;
begin
process(clk)
begin
if (clk'event AND clk='1') then
q
3. 在线等 如何运用用VHDL语言设计一个二分频器
以前的。
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity fenpin is
port(clk:in std_logic;
m_clk:out std_logic);
architecture one of fenpin is
signal fp:std_logic_vector(1downto 0);
begin
process(clk)
begin
if rising_edge(clk) then
if fp<2then
fp<=fp+1;
else
fp<="00";m_clk<=not m_clk;
end if;
end if;
end process;
end;
大概是这样的吧，没有验证。。
看要几分频的改下fp的位数，还有对应的“fp<；几分频”就可以了。
m_clk所得的波形就是你要的了。